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Introducción a los Microprocesadores

Teórico 2026 Teórico 2025 Práctico 2025 Teórico 2015

Arquitecturas de conjunto de instrucciones (ISA) y arquitectura Risc-V

Repertorio de Instrucciones

Subrutinas, stack, niveles de privilegio, overflow, if-then, if-then-else

Lenguajes, Ciclo de desarrollo, Lenguaje ensamblador

Proceso de ensamblado, ejemplo de ensamblado a mano

Buses. Bus AMBA APB

Sistema mínimo

Stack, subrutinas, Application Binary Interface (ABI), consultas frecuentes Lab 1

Decodificación, Métodos de E/S, Puertos de E/S, Handshake

Repaso, Ejemplo Handshake, Polling, Uso de PSTRB Para Escritura de a byte en Puertos

Demo Handshake observando formas de onda. SoCs, microcontroladores, pipeline

Interrupciones. Niveles de privilegio. Registros de Control y Status (CSR) en arquitectura Risc-V

Interrupciones en Risc-v Privileged Architecture

Interrupciones. Manejo de prioridades

Periféricos programables e interrupción de Timer

Comentarios Laboratorio 2. Handshake e interrupción Timer (Ex 2014-02, ej. 1 modificado): hardware y seudocódigo.

Diseño de sistema completo. Enfoque como máquina de estados.

Ejemplo registrador de perturbaciones (cont.)

Bloque de control de una CPU sencilla

Hojas de datos. Requerimientos y retardos. Análisis de tiempos hardware

Resolución problema de examen

Mejoras en microprocesadores avanzados: distintas formas de paralelismo, caché, memoria virtual

Problema de examen: controlador de lavarropas. Planteo, hardware, diseño (seudocódigo) de todo el software

Interrupciones. Niveles de privilegio. Registros de Control y Status (CSR) en arquitectura Risc-V

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07/05/2025

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