Interrupciones en Risc-v Privileged Architecture - Introducción a los Microprocesadores - OpenFing

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Introducción a los Microprocesadores

Teórico 2026
Teórico 2025
Práctico 2025
Teórico 2015

1
Introducción y Arquitectura ISA
2
Arquitectura Risc-V y Repertorio de instrucciones (comienzo)
3
Repertorio de instrucciones (continuación)
4
Subrutinas, stack, niveles de privilegio, overflow, if-then, if-then-else, Lenguajes
5
Ciclo de desarrollo, lenguaje ensamblador
6
Proceso de ensamblado. Stack, subrutinas, ABI
7
Bus AMBA ABP
8
Sea usted el procesador. CPU por dentro.
9
Bus APB(final), memorias y sistema minimo
10
Sistema mínimo (2) y decodificación de memoria
11
Repaso Decodificación memoria, Métodos E/S, Puertos E/S, Handshake
12
Repaso, polling, señales APB PSTRB para escritura de a byte, Ambiente de laboratorio, Feedback Lab 1
13
Demo Handshake observando formas de onda. SoCs, microcontroladores
14
Interrupciones. Niveles de privilegio. Registros de Control y Status (CSR) en arquitectura Risc-V
15
Interrupciones en Risc-v Privileged Architecture
16
Interrupciones. Manejo de prioridades
17
Periféricos programables e interrupción de Timer
18
Handshake e interrupción Timer (Ex 2014-02, ej. 1 modificado): hardware y seudocódigo.
19
Algunos errores comunes en Lab 2. Ejercicio Ex 2014-02, ej. 1 (cont.)
20
Diseño de sistema completo. Enfoque como máquina de estados
21
Ejemplo registrador de perturbaciones (cont.)
22
Hojas de datos y verificación de requerimientos de tiempo
23
Clase 23

Interrupciones en Risc-v Privileged Architecture

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13/05/2026 Ver más

Docente

Julio Perez

Instituto

Ingeniería Eléctrica

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